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Título: Hybrid clock and data recovery for a high speed transceiver implemented on a FPGA
Autor: Cárdenas López, Daniel Felipe
Palabras clave: DSP
INTERFACES (COMPUTADORES)
Fecha de publicación: nov-2010
Resumen: This article describes the clock and data recovery (CDR) subsystem for a 1.25 Gb/s transceiver prototype and 100 Mb/s transceiver and its implementation on FPGA. The CDR block is based on a hybrid approach for computing the optimum sampling instant, i.e. it uses digital signal processing techniques implemented on a logical core (FPGA) in order to extract the instantaneous phase error information and an external VCO for generating the exact sampling clock that drives the ADC at the receiver.
URI: http://bibdigital.epn.edu.ec/handle/15000/3706
Tipo: Article
Aparece en las colecciones:2010 Memorias de las XXIII Jornadas en Ingeniería Eléctrica y Electrónica (2010 J - FIEE)

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