Diseño de multiplicador de 64 bits utilizando la técnica de barrido superpuesto

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Campo DC	Valor	Lengua/Idioma
dc.contributor.author	Montalvo Ramírez, Luis	es_ES
dc.date.accessioned	2007-10-10T12:43:41Z	es_ES
dc.date.accessioned	2010-09-07T17:38:37Z	es_ES
dc.date.accessioned	2011-03-10T17:33:49Z	-
dc.date.available	2007-10-10T12:43:41Z	es_ES
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dc.date.available	2011-03-10T17:33:49Z	-
dc.date.issued	1987-05	es_ES
dc.identifier.uri	http://bibdigital.epn.edu.ec/handle/15000/9498	es_ES
dc.description.abstract	Se presenta el desarrollo del novel algoritmo de multiplicación por barrido superpuesto de 3-bits, así como también los aspectos importantes del diseño de la arquitectura, redes lógicas y layout de un multiplicador de 64-bits utilizando como caso de estudio.	es_ES
dc.language.iso	spa	es_ES
dc.rights	openAccess	-
dc.rights.uri	https://creativecommons.org/licenses/by-nc-nd/4.0/	-
dc.subject	MICROPROCESADORES	es_ES
dc.subject	ALGORITMOS	es_ES
dc.subject	CIRCUITOS VLSI	es_ES
dc.subject.other	MICROPROCESSORS	es_ES
dc.subject.other	ALGORITHMS	es_ES
dc.subject.other	VLSI CIRCUITS	es_ES
dc.title	Diseño de multiplicador de 64 bits utilizando la técnica de barrido superpuesto	es_ES
dc.type	Article	es_ES
Aparece en las colecciones:	1987 Anales de las VIII Jornadas en Ingeniería Eléctrica y Electrónica (1987 J - FIEE)

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Fichero	Descripción	Tamaño	Formato
1987AJIEE-16.pdf		366,89 kB	Adobe PDF	Visualizar/Abrir

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