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Titel: Implementación en una FPGA de la técnica selective mapping para evaluar en hardware la reducción del PAPR de una Señal OFDM.
Autor(en): Medina Aizaga, Pablo David
Lupera Morillo, Pablo Aníbal
Stichwörter: OFDM
SLM
PAPR
Erscheinungsdatum: Nov-2019
Herausgeber: Quito : EPN, 2019.
Zitierform: Medina Aizaga, P. y Lupera Morillo, P. (2019). Implementación en una FPGA de la técnica selective mapping para evaluar en hardware la reducción del PAPR de una Señal OFDM. Memorias, XXIX Jornadas en Ingeniería Eléctrica y Electrónica, 29 (19), 145-149.
Zusammenfassung: En este paper se evalúa mediante simulaciones y en hardware la reducción del parámetro Peak Average Power Ratio (PAPR) en un sistema Orthogonal Frequency-Division Multiplexing (OFDM) con la aplicación de la técnica Selective Mapping (SLM). Para las simulaciones del sistema se utiliza Matlab y su implementación se realiza en una Field Prommmable Gate Array (FPGA) Virtex 5 (XUPV5-LX100T) de la marca Xilinx con el uso de la herramienta HDL Coder. De los resultados obtenidos se observa que esta técnica permite reducir el PAPR en aproximadamente 2.4 dB con respecto a la señal original cuando se utilizan 4 vectores de fases aleatorias con una probabilidad de 10^3.
URI: http://bibdigital.epn.edu.ec/handle/15000/24064
ISBN: 978-9942-36-670-2
Art: Article
Enthalten in den Sammlungen:2019 Memorias de las XXIX Jornadas en Ingeniería Eléctrica y Electrónica (2019 J - FIEE)

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